AMD Zen 原始架构师 Mike Clark 解释 Zen 6 设计转向：密集核已成最高 IPC 性能核
Mike Clark 在 Chips and Cheese 访谈中解释了 Zen 6 家族的核心层级反转——密集技术（Zen 6c）不再是面积优化，而是因启用完整 L3（每核 4MB）成为最高 IPC 性能核，经典设计退为高频版本。他逐一说明了队列扩容如何在频率劣势下拉出额外 IPC、整数乘法器从三减到二的调度器权衡、新增 VNNI 管线对 AI 推理的补充，以及分支预测延迟降低等具体决策。
AMD 的 Zen 原始架构师 Mike Clark 在 Chips and Cheese 的 AMD In-Depth 访谈中，解释了一个根本性的设计转向：从 Zen 6 这一代开始，AMD 的密集技术核心不再是面积优化产品，而是最高 IPC 的性能核。他明确说，过去密集技术只是面积上的权衡，但这一代团队在填充密集版本时，利用它来增加核心内的额外 IPC。经典设计现在被重新定位为高频版本，而密集技术才是顶级性能核，因为完整 L3 已在该实现中启用，每核 4MB，32 核共 128MB L3，提供最高 IPC。
这个反转背后的机制并不神秘。Clark 解释，Zen 6c 因为频率目标低于高频核，所以可以在队列中容纳更多容量——浮点调度器只是其中一个例子，核心中还有其他队列在 Zen 6c 上更大，目的是在 SMT 环境中拉出更多 IPC。他同时强调一个设计原则：两个架构之间不应有软件需要分别优化的差异，同样的优化对两者都适用。
在 AI 推理能力方面，Zen 6 在向量侧新增了两个 VNNI 管线。Clark 承认这不是最初的设计目标——他们开始设计时，没人使用 agentic 这个词。但 Zen 5 已经为 AI 工作负载建立了新基础，团队一直认为核心在 AI 中有位置：编排、数据类型操作、小模型推理。看到推理负载的走向后，他们决定增加 VNNI 管线。由于这些是长周期项目，地板规划已经确定，这算是比较晚的决定，但团队最终成功挤进了额外的管线。
执行引擎方面有一个反直觉的减法：整数乘法器从 Zen 5 的三个减到两个。Clark 解释，Zen 5 使用更统一的调度器，添加第三个乘法器到调度组很简单且不增加复杂度。但 Zen 6 需要回到更分布式的调度器来扩展架构，那个额外乘法器在 Zen 5 上并未带来明显收益，所以为了优化面积和调度器，他们回到了两个。
前端也有改进。Zen 5 的双解码设置让单线程在较大工作负载中难以同步指令缓存和操作缓存的获取。Zen 6 花了很多时间优化这一点，从交付和功耗两个角度提高效率。分支预测方面，误预测恢复延迟降低了，准确率还略有提升。Clark 说他们不打算扩大分支预测结构，而是更高效地布局 TAGE 表，同时每一代都专注于在预测错误时尽快重新跑起来。
向量加载从 Zen 5 的两个增加到四个（256 位）。由于 Zen 5 已经能做两个 512 位加载，1024 根线已经在那里，只是把它们拆分使用比连续使用更复杂。L2 缓存带宽问题也得到修复：Zen 5 的预取有时会抢占 L2 带宽，Zen 6 确保预取和需求请求可以并行持续，交付完整的每周期 64 字节。
采访者 George Cozma 报告了一个实测结果：Zen 6c 在 SPECint 2026 中匹配了 AMD 最快的 Zen 5 服务器 CPU，尽管存在频率劣势。这为 Clark 的 IPC 论述提供了一个具体锚点，但仍属于单一基准测试的厂商侧观察，尚未经过独立验证。
所有技术细节均来自 AMD 架构师的第一方陈述。Clark 也承认有些内容属于不能透露的机密——比如 L3 mesh 内部维持带宽的具体技巧。读者应将这些视为设计意图的解释，而非经过独立验证的性能保证。