英伟达Vera团队称放弃晶粒化设计，转向单晶片以优化代理式AI延迟

英伟达（NVIDIA）Vera CPU团队近日表示，过去业界追求以晶粒化设计（chiplet design）堆叠核心数，虽然有助于扩展规模，但以牺牲单线程性能为代价。随着代理式AI（Agentic AI）的快速成长，这种权衡取舍到了重新检视的时刻。据科技新报报道，Vera团队指出，代理式AI的运作模式与传统批次运算截然不同，往往需要在工具呼叫、检索、推理与隔离执行之间频繁切换，因此对延迟、内存存取的一致性与即时反应力要求更高。

从公开产品资讯看来，Vera已用于HPE ProLiant Compute DL394 Gen12等2U服务器平台，采用88核心、176执行线程，并搭配LPDDR5X内存，提供最高1.2TB/s总内存带宽，约相当于每核心14GB/s。英伟达与合作伙伴的设计重点显然已转向代理式AI、强化学习、即时分析与大规模资料处理等高度依赖内存带宽的工作负载。

在架构设计上，Vera采取单晶片（monolithic）设计，而非由AMD EPYC所带动普及的多晶粒方案。这代表它放弃了部分制造成本与良率优势，以换取更一致的延迟表现，避免因不同晶粒间的非一致性内存存取（NUMA）而导致不可预测的性能波动。对于需要即时决策的AI代理而言，这种稳定性比单纯堆叠核心数更为关键。英伟达释出的信号非常明确：在AI时代，CPU价值正从“追求更多核心”转向“追求更快、更稳、更懂代理工作流”。